[DDR5 SDRAM] 2. DDR5 SDRAM Package, Pinout Description, and Addressing

2.1 DDR5 SDRAM Row for X4, X8

The DDR5 SDRAM x4/x8 component shall have 13 electrical rows of balls. Electrical is defined as rows that contain signal ball or power/ground balls. There may be additional rows of inactive balls for mechanical support

DDR5 메모리 구성 요소는 ball로 구성된 13개의 행(rows)을 가지고 있으며, 이 행들은 신호나 전력을 전달합니다. 또한, mechanical support를 위한 추가 행이 있을 수 있습니다.

2.2 DDR5 SDRAM Ball Pitch

The DDR5 SDRAM component shall use a ball pitch of 0.8mm by 0.8mm. The number of fully depopulated columns is 3.

ball들은 서로 0.8mm 간격으로 배치되어 있으며, 3개의 열(columns)은 ball이 없는 상태로 남겨져 있습니다.

2.3 DDR5 SDRAM Columns for X4, X8

The DDR5 SDRAM x4/x8 component shall have 6 electrical columns of balls in 2 sets of 3 columns. There shall be columns between the electrical columns where there are no balls populated. The number of these is 3. Electrical is defined as columns that contain signal ball or power/ground balls. There may be additional columns of inactive balls for mechanical support.

2세트의 3열로 구성된 신호와 전력을 전달하는 6개의 열과 그 사이에 볼이 없는 3개의 열로 구성되어 있으며, 이는 추가로 mechanical support을 위해 설계된 것일 수 있습니다.

2.4 DDR5 SDRAM X4/8 Ballout Using MO-210

NOTE 1 DQ4-DQ7 are higher order DQ pins and are not connected for the x4 configuration.

NOTE 1 DQ4-DQ7은 더 높은 순서의 DQ 핀이며, x4 구성에서는 연결되어 있지 않습니다.

NOTE 2 TDQS_t is not valid for the x4 configuration.

NOTE 2 x4 구성에서 TDQS_t는 사용하지 않습니다.

NOTE 3 TDQS_c is not available for the x4 configuration4 - DM_n not valid for the x4 configuration

NOTE 3 x4 구성에서 TDQS_c, DM_n는 사용하지 않습니다.

NOTE 1 Additional columns and rows of inactive balls in MO-210 Terminal Pattern AN (x4/x8) with support balls are for mechanical support only, and should not be tied to either electrically high or low.

NOTE 1 특정 열과 행의 볼은 구조를 지탱하는 역할만 하고, 전기적인 기능을 하지 않으므로 전기적으로 연결하면 안 됩니다.

NOTE 2 Some of the additional support balls can be selectively populated under the supplier' s discretion. Refer to supplier' s datasheet.

NOTE 2 일부 추가 볼은 지지를 위한 것이며, 공급업체가 어떻게 사용할지 결정할 수 있습니다. 구체적인 세부 사항은 해당 부품의 공급업체 데이터시트에서 확인할 수 있습니다.

2.5 DDR5 SDRAM X16 Ballout Using MO-210

NOTE 1 Additional columns and rows of inactive balls in MO-210 Terminal Pattern AU (x16) with support balls are for mechanical support only, and should not be tied to either electrically high or low.

NOTE 1 MO-210 Terminal Pattern AU (x16)에서의 추가 열과 행의 볼은 구조를 지탱하는 역할만 하고, 전기적인 기능을 하지 않으므로 전기적으로 연결하면 안 됩니다.

NOTE 2 Some of the additional support balls can be selectively populated under the supplier' s discretion. Refer to supplier' s datasheet.

NOTE 2 일부 추가 볼은 지지를 위한 것이며, 공급업체가 어떻게 사용할지 결정할 수 있습니다. 구체적인 세부 사항은 해당 부품의 공급업체 데이터시트에서 확인할 수 있습니다.

2.6 Pinout Description

Symbol	Type	Function
CK_t, CK_c	Input	Clock: CK_t and CK_c are differential clock inputs. All address and control input signals are sampled on the crossing of the positive edge of CK_t and negative edge of CK_c.
CS_n	Input	Chip Select: All commands are masked when CS_n is registered HIGH. CS_n provides for external Rank selection on systems with multiple Ranks. CS_n is considered part of the command code. CS_n is also used to enter and exit the parts from power down modes.
DM_n, DMU_n, DML_n	Input	Input Data Mask: DM_n is an input mask signal for write data. Input data is masked when DM_n is sampled LOW coincident with that input data during a Write access. DM_n is sampled on both edges of DQS. For x8 device, the function of DM_n is enabled by MR5:OP[5]=1. DM is not supported for x4 device.
CA [13:0]	Input	Command/Address Inputs: CA signals provide the command and address inputs according to the Command Truth Table. Note: Since some commands are Multi-Cycle, the pins may not be interchanged between devices on the same bus.
RESET_n	Input	Active Low Asynchronous Reset: Reset is active when RESET_n is LOW, and inactive when RESET_n is HIGH. RESET_n must be HIGH during normal operation. RESET_n is a CMOS rail to rail signal with DC high and low at 80% and 20% of VDDQ.
DQ	Input / Output	Data Input/Output: Bi-directional data bus. If CRC is enabled via Mode register then CRC code is added at the end of Data Burst.
DQS_t, DQS_c, DQSU_t, DQSU_c, DQSL_t, DQSL_c	Input / Output	Data Strobe: output with read data, input with write data. Edge-aligned with read data, centered in write data. For the x16, DQSL corresponds to the data on DQL0-DQL7; DQSU corresponds to the data on DQU0-DQU7. The data strobe DQS_t, DQSL_t and DQSU_t are paired with differential signals DQS_c, DQSL_c, and DQSU_c, respectively, to provide differential pair signaling to the system during reads and writes. DDR5 SDRAM supports differential data strobe only and does not support single-ended.
TDQS_t, TDQS_t	Output	Termination Data Strobe: TDQS_t/TDQS_c is applicable for x8 DRAMs only. When enabled via MR5:OP[4]=1, the DRAM shall enable the same termination resistance function on TDQS_t/TDQS_c that is applied to DQS_t/DQS_c. When disabled via MR5:OP[4]=0, DM_n/TDQS_t shall provide the data mask function depending on MR5:OP[5]; TDQS_c is not used. x4/x16 DRAMs must disable the TDQS function via MR5:OP[4]=0.
ALERT_n	Input / Output	Alert: If a CRC error is detected, ALERT_n goes LOW for a time interval and goes back HIGH. During Connectivity Test mode, this pin works as an input. Optional use of this signal is dependent on the system. If the ALERT_n is not used, the ALERT_n pin must be pulled to VDDQ on the board.
TEN	Input	Connectivity Test Mode Enable: Required on x4, x8 & x16 devices. HIGH in this pin shall enable Connectivity Test Mode operation along with other pins. It is a CMOS rail to rail signal with AC high and low at 80% and 20% of VDDQ. Using this signal or not is dependent on System. This pin may be DRAM internally pulled low through a weak pulldown resistor to VSS.
MIR	Input	Mirror: Used to inform SDRAM device that it is being configured for Mirrored mode vs. Standard mode. With the MIR pin connected (strapped) to VDDQ, the SDRAM internally swaps even numbered CA with the next higher odd number CA. Normally the MIR pin must be tied to VSS if no CA mirror is required. Mirror pair examples: CA2 with CA3 (not CA1) CA4 with CA5 (not CA3). Note that the CA[13] function is only relevant for certain densities (including stacking) of DRAM component. In the case that CA[13] is not used, its ball location, considering whether MIR is used or not, should be connected (Strapped) to VDDQ. No active signaling requirements defined.
CAI	Input	Command & Address Inversion: With the CAI pin connected (strapped) to VDDQ, DRAM internally inverts the logic level present on all the CA signals. Normally the CAI pin must be connected to VSS if no CA inversion is required. No active signaling requirements defined
CA_ODT	Input	ODT for Command and Address. Apply Group A settings if the pin is connected (strapped) to VSS and apply Group B settings if the pin is connected (strapped) to VDDQ. No active signalling requirements defined.
LBDQ	Output	Loopback Data Output: The output of this device on the Loopback Output Select defined in MR53:OP[4:0]. When Loopback is enabled, it is in driver mode using the default RON described in the Loopback Function section. When Loopback is disabled, the pin is either terminated or HiZ based on MR36:OP[2:0].
LBDQS	Output	Loopback Data Strobe: This is a single ended strobe with the Rising edge-aligned with Loopback data edge, falling edge aligned with data center. When Loopback is enabled, it is in driver mode using the default RON described in the Loopback Function section. When Loopback is disabled, the pin is either terminated or HiZ based on MR36:OP[2:0].
RFU	Input / Output	Reserved for future use
NC		No Connect: No internal electrical connection is present.
VDDQ	Supply	DQ Power Supply: 1.1V
VDD	Supply	Power Supply: 1.1V
VSS	Supply	Ground
VPP	Supply	DRAM Activating Power Supply: 1.8V
ZQ	Reference	Reference Pin for ZQ calibration. This ball is tied to an external 240 ohm resistor(RZQ), which is tied to VSS.

Symbol	Type	Function
CK_t, CK_c	Input	"CK_t"와 "CK_c"는 시스템의 타이밍을 제어하는 클럭 신호로 사용되며, 이 두 신호의 특정 지점에서 다른 신호들이 읽히거나 샘플링됩니다.
CS_n	Input	"CS_n"은 칩 선택 신호로 사용됩니다. "CS_n"이 높은 상태(HIGH)로 등록되면 모든 명령이 차단(마스크)됩니다. "CS_n"은 여러 rank가 있는 시스템에서 외부 rank 선택을 위해 사용됩니다. "CS_n"은 Command 코드의 일부로 간주됩니다. "CS_n"은 power down 모드로 진입하거나 나오게 하는 데도 사용됩니다.
DM_n, DMU_n, DML_n	Input	"DM_n"은 Write 데이터에 대한 input 마스크 신호입니다. Write 중 input 데이터와 동시에 "DM_n"이 낮은 상태(LOW)로 샘플링되면 input 데이터가 마스크됩니다. "DM_n"은 DQS의 양쪽 에지에서 샘플링됩니다. x8 장치의 경우, "DM_n"의 기능은 MR5:OP[5]=1로 활성화됩니다. x4 장치에서는 "DM"이 지원되지 않습니다.
CA [13:0]	Input	command와 address를 전달하는 역할을 하며, 일부 복잡한 명령어는 여러 사이클(Multi cycle)에 걸쳐 수행되기 때문에, 이러한 핀은 서로 교환할 수 없는 제한이 있습니다.
RESET_n	Input	장치를 리셋하는 신호로, Low 상태에서 활성화되고 Hign 상태에서 비활성화됩니다. VDDQ의 80%와 20%에서 DC High 상태와 Low 상태를 갖습니다.
DQ	Input / Output	양방향으로 데이터를 전송할 수 있으며, 특정 설정을 통해 데이터의 정확성을 검사하기 위한 CRC 코드를 데이터 burst의 끝에 추가할 수 있습니다.
DQS_t, DQS_c, DQSU_t, DQSU_c, DQSL_t, DQSL_c	Input / Output	Read 데이터와 에지 정렬되며, Write 데이터 중앙에 위치하며 데이터의 타이밍을 제어하며, 차동 신호를 사용하여 더 정확하고 안정적인 데이터 전송을 가능하게 합니다. DDR5에서는 이러한 차동 방식만을 사용합니다.
TDQS_t, TDQS_t	Output	x8 DRAM에서 data strobe의 termination을 제어하는 기능을 가지며, MR5:OP[4]을 통해 활성화하거나 비활성화할 수 있습니다. x4/x16 DRAM에서는 이 기능을 사용하지 않아야 합니다.
ALERT_n	Input / Output	ALERT_n"은 CRC 오류가 감지되면 일정 시간 동안 LOW 상태로 간 후 다시 HIGH 상태로 작동하며, Connectivity Test Mode와 시스템 요구 사항에 따라 다르게 사용될 수 있습니다. 사용되지 않는 경우 VDDQ으로 설정해야 합니다.
TEN	Input	HIGH 상태 일 때, 다른 핀과 함께 Connectivity Test Mode를 활성화하는 역할을 하며, VDDQ의 80%와 20%에서 AC HIGH 상태와 LOW 상태로 작동합니다. 시스템에 따라 사용 여부가 달라질 수 있으며, 내부에서 약한 pull dowm 저항을 통해 VSS로 낮게 끌어내릴 수 있습니다.
MIR	Input	"Mirror" 핀은 SDRAM 장치가 mirror 모드와 standard 모드 중 어떤 것으로 설정되는지 알리는 데 사용됩니다. "MIR" 핀이 VDDQ에 연결되면, SDRAM은 짝수 번호의 CA를 다음 더 높은 홀수 번호 CA와 내부적으로 교환합니다. CA mirror가 필요하지 않은 경우, "MIR" 핀은 일반적으로 VSS에 연결되어야 합니다. 미러 쌍 예시: CA2와 CA3, CA4와 CA5 등입니다. CA[13] 기능은 특정 DRAM 구성요소의 densities(stacking 포함)에만 관련이 있습니다. CA[13]이 사용되지 않는 경우, "MIR"의 사용 여부를 고려하여 해당 볼 위치는 VDDQ에 연결되어야 합니다. 활성 신호 요구 사항은 정의되지 않았습니다.
CAI	Input	CA 신호의 logic level을 반전시키는 역할을 하며, VDDQ에 연결하여 활성화하거나 VSS에 연결하여 비활성화할 수 있습니다
CA_ODT	Input	특정 핀의 연결 상태에 따라 내부 종료 설정을 변경할 수 있으며, VSS에 연결되어 있으면 그룹 A 설정을 적용하고, 핀이 VDDQ에 연결되어 있으면 그룹 B 설정을 적용합니다.
LBDQ	Output	MR53:OP[4:0] 설정에 따라 Loopback 기능을 제어합니다. Loopback이 활성화되면 특정 드라이버 모드를 사용하고(Loopback Function section에서 설명), 비활성화되면 MR36:OP[2:0] 따라 종료되거나 high z 상태가 됩니다.
LBDQS	Output	Loopback 데이터 에지와 상승 에지가 정렬된 단일 끝 스트로브이며, 하강 에지는 데이터 중앙에 위치하며 Loopback 데이터의 타이밍을 제어하는 역할을 하며, 루프백이 활성화되면 특정 드라이버 모드를 사용하고(Loopback Function section에서 설명), 비활성화되면 MR36:OP[2:0] 따라 종료되거나 high z 상태가 됩니다.
RFU	Input / Output	현재는 비어 있지만 나중에 필요한 기능이나 변경 사항을 위해 보관되는 공간
NC		회로나 시스템의 다른 부분과 전기적으로 연결되어 있지 않다는 것을 나타냅니다.
VDDQ	Supply	DQ Power Supply: 1.1V
VDD	Supply	Power Supply: 1.1V
VSS	Supply	Ground
VPP	Supply	DRAM을 작동시키기 위해 필요한 전압이 1.8V
ZQ	Reference	ZQ calibration을 위해 사용되는 핀으로, 외부 240 ohm 저항을 통해 VSS와 연결

2.7 DDR5 SDRAM Addressing

8 Gb Addressing Table

Configuration			2 Gb x4	1 Gb x8	512 Mb x16
Bank address		BG Address	BG0 ~ BG2	BG0 ~ BG2	BG0 ~ BG1
		Bank Address in a BG	BA0	BA0	BA0
		# BG / # Banks per BG/ # Banks	8 / 2 / 16	8 / 2 / 16	4 / 2 / 8
Row Address			R0 ~ R15	R0 ~ R15	R0 ~ R15
Column Address			C0 ~ C10	C0 ~ C9	C0 ~ C9
Page size			1KB	1KB	2KB
Chip IDs / Maximum Stack Height			CID0~3 / 16H	CID0~3 / 16H	CID0~3 / 16H

16 Gb Addressing Table

Configuration			4 Gb x4	2 Gb x8	1 Gb x16
Bank address		BG Address	BG0 ~ BG2	BG0 ~ BG2	BG0 ~ BG1
		Bank Address in a BG	BA0 ~ BA1	BA0 ~ BA1	BA0 ~ BA1
		# BG / # Banks per BG/ # Banks	8 / 4 / 32	8 / 4 / 32	4 / 4 / 16
Row Address			R0 ~ R15	R0 ~ R15	R0 ~ R15
Column Address			C0 ~ C10	C0 ~ C9	C0 ~ C9
Page size			1KB	1KB	2KB
Chip IDs / Maximum Stack Height			CID0~3 / 16H	CID0~3 / 16H	CID0~3 / 16H

24 Gb Addressing Table

Configuration			6 Gb x4	3 Gb x8	1.5 Gb x16
Bank address		BG Address	BG0 ~ BG2	BG0 ~ BG2	BG0 ~ BG1
		Bank Address in a BG	BA0 ~ BA1	BA0 ~ BA1	BA0 ~ BA1
		# BG / # Banks per BG/ # Banks	8 / 4 / 32	8 / 4 / 32	4 / 4 / 16
Row Address			R0 ~ R16	R0 ~ R16	R0 ~ R16
Column Address			C0 ~ C10	C0 ~ C9	C0 ~ C9
Page size			1KB	1KB	2KB
Chip IDs / Maximum Stack Height			CID0~3 / 16H	CID0~3 / 16H	CID0~3 / 16H

32 Gb Addressing Table

Configuration			8 Gb x4	4 Gb x8	2 Gb x16
Bank address		BG Address	BG0 ~ BG2	BG0 ~ BG2	BG0 ~ BG1
		Bank Address in a BG	BA0 ~ BA1	BA0 ~ BA1	BA0 ~ BA1
		# BG / # Banks per BG/ # Banks	8 / 4 / 32	8 / 4 / 32	4 / 4 / 16
Row Address			R0 ~ R16	R0 ~ R16	R0 ~ R16
Column Address			C0 ~ C10	C0 ~ C9	C0 ~ C9
Page size			1KB	1KB	2KB
Chip IDs / Maximum Stack Height			CID0~3 / 16H	CID0~3 / 16H	CID0~3 / 16H

64 Gb Addressing Table

Configuration			16 Gb x4	8 Gb x8	4 Gb x16
Bank address		BG Address	BG0 ~ BG2	BG0 ~ BG2	BG0 ~ BG1
		Bank Address in a BG	BA0 ~ BA1	BA0 ~ BA1	BA0 ~ BA1
		# BG / # Banks per BG/ # Banks	8 / 4 / 32	8 / 4 / 32	4 / 4 / 16
Row Address			R0 ~ R17	R0 ~ R17	R0 ~ R17
Column Address			C0 ~ C10	C0 ~ C9	C0 ~ C9
Page size			1KB	1KB	2KB
Chip IDs / Maximum Stack Height			CID0~3 / 16H	CID0~3 / 16H	CID0~3 / 16H

8 Gb Addressing Table

Configuration			2 Gb x4	1 Gb x8	512 Mb x16
Bank address		BG Address	BG0 ~ BG2	BG0 ~ BG2	BG0 ~ BG1
		Bank Address in a BG	BA0	BA0	BA0
		# BG / # Banks per BG/ # Banks	8 / 2 / 16	8 / 2 / 16	4 / 2 / 8
Row Address			R0 ~ R15	R0 ~ R15	R0 ~ R15
Column Address			C0 ~ C10	C0 ~ C9	C0 ~ C9
Page size			1KB	1KB	2KB
Chip IDs / Maximum Stack Height			CID 0~2 / 8H	CID 0~2 / 8H	CID 0~2 / 8H