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Behavioral Level
이 level은 알고리즘 수준에서 시스템을 묘사하는 것입니다. 각 알고리즘은 그 스스로 순차적입니다.
Function과 Tasks 그리고 모든 blocks들이 주된 요소 입니다. 이 방식은 디자인 구현에서 구조적인 부분은 고려하지 않습니다.
RTL(Register-Transfer Level)
RTL설계는 동작에 따른 회로의 특징과 레지스터 사이의 데이터 전달을 명확히하는 방식을 말합니다. 명확한 clock가 사용됩니다. RTL 설계는 정확한 timing bound를 포함합니다. 동작들은 의도한 정확한 시간에 동작하도록 계획되어있습니다. 현대 RTL 코드들의 정의는 "합성가능한 모든 코드" 입니다.
Gate Level
logic level에서 시스템의 특성은 논리적 연결과 타이밍 정보에 의해서 묘사됩니다.
모든 신호는 discrete(이산)신호입니다.
그들은 오직 (0,1,X,Z)의 논리 값만을 가질 수 있습니다.
사용가능한 동작들은 원시적인 게이트(AND, OR, NOT, etc gates)들로 미리 정의됩니다.
gate level modeling은 아마도 어떤 level의 logic design에서든 좋은 생각은 아닙니다. Gate level code는 합성툴과 같은 도구에서 생성되고 netlist는 gate level simulation과 backend에서 사용됩니다.
logic synthesis
RTL(Register-Transfer Level)로 구현된 추상적인 회로를 실제 Gate들을 통해 구현하는 과정
