FPGA

github GitHub - kyw6416/FPGA_gates: AND, NAND, OR, NOR, XOR, NOT AND, NAND, OR, NOR, XOR, NOT. Contribute to kyw6416/FPGA_gates development by creating an account on GitHub. github.com Design source `timescale 1ns / 1ps module gate( input i_switch_0, input i_switch_1, output o_and, o_nand, o_or, o_nor, o_xor, o_not ); assign o_and = i_switch_0 & i_switch_1; assign o_nand = ~(i_switch_0 & i_switc..

프로젝트 만들기 원하는 보드가 없으면 refresh 눌러주거나 보드회사 사이트에 가서 다운로드 한다. Design Source 파일 생성 Simulation Source 파일 생성 constraints 파일 생성 보드의 주석 처리된 xdc 파일의 copy를 추가한다 보드에 다운로드

Behavioral Level 이 level은 알고리즘 수준에서 시스템을 묘사하는 것입니다. 각 알고리즘은 그 스스로 순차적입니다. Function과 Tasks 그리고 모든 blocks들이 주된 요소 입니다. 이 방식은 디자인 구현에서 구조적인 부분은 고려하지 않습니다. ​ RTL(Register-Transfer Level) RTL설계는 동작에 따른 회로의 특징과 레지스터 사이의 데이터 전달을 명확히하는 방식을 말합니다. 명확한 clock가 사용됩니다. RTL 설계는 정확한 timing bound를 포함합니다. 동작들은 의도한 정확한 시간에 동작하도록 계획되어있습니다. 현대 RTL 코드들의 정의는 "합성가능한 모든 코드" 입니다. ​ Gate Level logic level에서 시스템의 특성은 논리적 연..